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时序约束数据路径延时为什么小于周期

发布时间:2019-06-24 22:43 来源:未知 编辑:admin

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  后记:关于这个约束,参考(偏移约束详解,王春平)。对于初始时钟沿的问题之前没有注意过,这个学习了,就是说你的offset是相对于初始时钟沿来说的。但是对于fpga来讲,就拿他的例子来说,外部芯片是下降沿出数据,相对于随路时钟的上升沿2ns之前数据准备好了,那么fpga是要控制它的delay在2ns之内还是12ns之内呢,或者说fpga是怎么知道它的采样沿是上升沿还是下降沿呢,代码里反映的吗?

  这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径,使其延迟时间必须小于时钟周期,这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA内部,通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法,还可以采用对寄存器的输入和寄存器的输出加入适当的约束,来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可以通过设定最大扇出数来迫使工具对其进行逻辑复制,减少扇出数量,提高性能。

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